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CY7C1263XV18, CY7C1265XV18: 36-Mbit QDR® II+ Xtreme SRAM Four-Word Burst Architecture (2.5 Cycle Read Latency) | 赛普拉斯半导体

CY7C1263XV18, CY7C1265XV18: 36-Mbit QDR® II+ Xtreme SRAM Four-Word Burst Architecture (2.5 Cycle Read Latency)

最近更新: 
2020 年 5 月 28 日
版本: 
*F

36-Mbit QDR® II+ Xtreme SRAM Four-Word Burst Architecture (2.5 Cycle Read Latency)

特性

  • 633 MHz 时钟实现高带宽
  • 4 字突发降低地址总线频率
  • 读和写端口均为双倍数据速率 (DDR) 接口(数据传输速率 1266 MHz),工作频率 633 MHz
  • 可提供 2.5 时钟周期延迟
  • 两个输入时钟(K 和 K)用于精确 DDR 定时
  • 回波时钟(CQ 和 CQ)简化高速系统中的数据采集
  • 数据有效引脚 (QVLD) 表示输出上的有效数据
  • 单个复用地址输入总线,能够为读端口和写端口锁存地址输入
  • 单独的端口选择,能够实现深度扩展 (Depth Expansion)
  • Synchronous Internally Se
  • 分立的独立读和写数据端口
  • lf-timed Writes
  • 如需更多信息,请参阅 PDF 文档

功能描述

The CY7C1263XV18, and CY7C1265XV18 are 1.8 V Synchronous Pipelined SRAMs, equipped with QDR II+ architecture. 与 QDR II 架构类似,QDR II+ 架构也包含两个分立的端口:即用于访问内存阵列的读端口和写端口。读端口有专用的数据输出来支持读操作,写端口则有专用的数据输入来支持写操作。QDR II+ 架构具有单独的数据输入和数据输出,完全消除了公用 I/O 器件上存在的“转换”数据总线方面的需要。