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CY7C1423KV18/CY7C1424KV18, 36-Mbit DDR II SIO SRAM Two-Word Burst Architecture | 赛普拉斯半导体

CY7C1423KV18/CY7C1424KV18, 36-Mbit DDR II SIO SRAM Two-Word Burst Architecture

最近更新: 
2018 年 1 月 29 日
版本: 
*J

36-Mbit DDR II SIO SRAM Two-Word Burst Architecture

特性

  • 36 Mbit density (2 M x 18, 1 M x 36)
  • 333 MHz 时钟实现高带宽
  • 2 字突发降低地址总线频率
  • 双数据速率 (DDR) 接口(数据传输速率 666 MHz),工作频率 333 MHz
  • 两个输入时钟(K 和 K)用于精确 DDR 定时
    • SRAM 仅使用上升沿
  • 两个输入时钟用于输出数据(C 和 C),以将时钟偏移和飞行时间的不匹配降至最低
  • 回波时钟(CQ 和 CQ)简化高速系统中的数据采集
  • 同步内部自定时写入
  • 如需更多信息,请参阅 PDF 文档 

功能描述

The CY7C1423KV18, and CY7C1424KV18 are 1.8 V synchronous pipelined SRAMs, equipped with DDR II SIO (double data rate separate I/O) architecture. DDR II SIO 包含两个分立的端口:即用于访问内存阵列的读端口和写端口。读端口具有数据输出来支持读操作,写端口则具有数据输入来支持写操作。The DDR II SIO has separate data inputs and data outputs to completely eliminate the need to turnaround” the data bus required with common I/O devices.