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CY7C1523KV18: 72-Mbit DDR II SIO SRAM 2 字突发架构 | 赛普拉斯半导体

CY7C1523KV18: 72-Mbit DDR II SIO SRAM 2 字突发架构

最近更新: 
2018 年 1 月 29 日
版本: 
*Q

72-Mbit DDR II SIO SRAM 2 字突发架构

特性

  • 72-Mbit 密度 (4 M × 18)
  • 250 MHz 时钟实现高带宽
  • 2 字突发降低地址总线频率
  • 双数据速率 (DDR) 接口(数据传输速率 500 MHz),工作频率 250 MHz
  • 两个输入时钟(K 和 K)用于精确 DDR 定时
    • SRAM 仅使用上升沿
  • 两个输入时钟用于输出数据(C 和 C),以将时钟偏移和飞行时间的不匹配降至最低
  • 回波时钟(CQ 和 CQ)简化高速系统中的数据采集
  • 同步内部自定时写入
  • 如需更多信息,请参阅 PDF 文档。

功能描述

CY7C1523KV18 为采用 DDR II SIO(双倍数据传输速率单独 I/O)架构的 1.8V 同步流水线 SRAM。DDR II SIO 包含两个分立的端口:即用于访问内存阵列的读端口和写端口。读端口具有数据输出来支持读操作,写端口则具有数据输入来支持写操作。DDR II SIO 具有独立的数据输入和数据输出,完全消除了公用 I/O器件要求的“转换”数据总线方面的需要。

Dear valued customer,

Thank you for choosing our products. They come with all the know-how and passion that our engineers have put into it. As you probably already know, Cypress is now Infineon. This is a major step for our company, but also for the good of you. 

Reliability and business continuity are of utmost importance for us. Hence, we remain fully committed to honoring existing customer and distributor relationships. This includes offering the legacy Cypress product portfolio. We thank you very much for your trusting support.

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