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CY7C1525KV18, CY7C1512KV18, CY7C1514KV18: 72 MB QDR® II SRAM 2 字突发架构 | 赛普拉斯半导体

CY7C1525KV18, CY7C1512KV18, CY7C1514KV18: 72 MB QDR® II SRAM 2 字突发架构

最近更新: 
2018 年 1 月 29 日
版本: 
*V

72 MB QDR® II SRAM 2 字突发架构

特性

  • 分立的独立读和写数据端口
    • 支持并发事务处理
  • 350 MHz 时钟实现高带宽
  • Two-word Burst on all Accesses
  • 读和写端口均为双倍数据速率 (DDR) 接口(数据传输速率 700 MHz),工作频率 350 MHz
  • 两个输入时钟(K 和 K)用于精确 DDR 定时
    • SRAM 仅使用上升沿
  • 两个输入时钟用于输出数据(C 和 C),以将时钟偏移和飞行时间的不匹配降至最低
  • 回波时钟(CQ 和 CQ)简化高速系统中的数据采集
  •  单个复用地址输入总线,能够为读端口和写端口锁存地址输入
  • bFor more, see pdf

 

功能描述

 

CY7C1525KV18、CY7C1512KV18 和 CY7C1514KV18 为采用 QDR II 架构的 1.8 V 同步流水线 SRAM。QDR II 架构包含两个分立的端口:即用于访问内存阵列的读端口和写端口。读端口有专用的数据输出来支持读操作,写端口则有专用的数据输入来支持写操作。QDR II 架构具有单独的数据输入和数据输出,完全消除了公用 I/O 器件上存在的“转换”数据总线方面的需要。

翻译文档仅作参考之用。我们建议您在参与设计开发时参考文档的英语版本。