You are here

CY7C1613KV18/CY7C1615KV18, 144-MBIT QDR® II SRAM FOUR-WORD BURST ARCHITECTURE | 赛普拉斯半导体

CY7C1613KV18/CY7C1615KV18, 144-MBIT QDR® II SRAM FOUR-WORD BURST ARCHITECTURE

最近更新: 
2018 年 1 月 29 日
版本: 
*L

144-Mbit QDR® II SRAM Four-Word Burst Architecture

特性

  • 分立的独立读和写数据端口
  • 333 MHz 时钟实现高带宽
  • 4 字突发降低地址总线频率
  • 读和写端口均为双倍数据速率 (DDR) 接口(数据传输速率 666 MHz),工作频率 333 MHz
  • 两个输入时钟(K 和 K)用于精确 DDR 定时
  • 两个输入时钟用于输出数据(C 和 C),以将时钟偏移和飞行时间的不匹配降至最低
  • 回波时钟(CQ 和 CQ)简化高速系统中的数据采集
  • 单个复用地址输入总线,能够为读端口和写端口锁存地址输入
  • 单独的端口选择,能够实现深度扩展 (Depth Expansion) 
  • 如需更多信息,请参阅 PDF 文档
     

 功能描述

The CY7C1613KV18, and CY7C1615KV18 are 1.8-V synchronous pipelined SRAMs, equipped with QDR® II architecture. QDR II 架构包含两个分立的端口:即用于访问内存阵列的读端口和写端口。读端口有专用的数据输出来支持读操作,写端口则有专用的数据输入来支持写操作。QDR II architecture has separate data inputs and data outputs to completely eliminate the need to “turn around” the data bus that exists with common I/O devices.