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CY7C1618KV18, CY7C1620KV18: 144-Mbit DDR II SRAM Two-Word Burst Architecture | 赛普拉斯半导体

CY7C1618KV18, CY7C1620KV18: 144-Mbit DDR II SRAM Two-Word Burst Architecture

最近更新: 
2017 年 12 月 03 日
版本: 
*N

144-Mbit DDR II SRAM Two-Word Burst Architecture

特性

  • 144-Mbit density (8 M × 18, 8 M × 36)
  • 333 MHz 时钟实现高带宽
  • 2 字突发降低地址总线频率
  • 双数据速率 (DDR) 接口(数据传输速率 666 MHz),工作频率 333 MHz
  • 两个输入时钟(K 和 K)用于精确 DDR 定时
  • 两个输入时钟用于输出数据(C 和 C),以将时钟偏移和飞行时间的不匹配降至最低
  • Echo clocks (CQ and CQ) simplify data capture in high-speed systems
  • 同步内部自定时写入
  • DDR II operates with 1.5-cycle read latency when DOFF is asserted high
  • 如需更多信息,请参阅 PDF 文档
     

功能描述

The CY7C1618KV18, and CY7C1620KV18 are 1.8-V synchronous pipelined SRAM equipped with DDR II architecture. DDR II 包含一个带有先进同步外围电路的 SRAM 内核和一个 1 位突发计数器。用于读和写的地址被锁止在输入 (K) 时钟的备选上升沿。