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CY7C1625KV18, CY7C1612KV18, CY7C1614KV18: 144-Mbit QDR® II SRAM Two-Word Burst Architecture | 赛普拉斯半导体

CY7C1625KV18, CY7C1612KV18, CY7C1614KV18: 144-Mbit QDR® II SRAM Two-Word Burst Architecture

最近更新: 
2021 年 1 月 06 日
版本: 
*P

144-Mbit QDR® II SRAM Two-Word Burst Architecture

特性

  • 分立的独立读和写数据端口
    • 支持并发事务处理
  • 360-MHz clock for high bandwidth
  • Two-word burst on all accesses
  • 读和写端口上均为双数据速率 (DDR) 接口

    (数据传输速率 720 MHz),工作频率 360 MHz
  • 两个输入时钟(K 和 K)用于精确 DDR 定时
    • SRAM 仅使用上升沿
  • 两个输入时钟用于输出数据(C 和 C),以将时钟偏移和飞行时间的不匹配降至最低
  • Echo clocks (CQ and CQ) simplify data capture in high-speed systems
  • 如需更多信息,请参阅 PDF 文档

功能描述

The CY7C1625KV18, CY7C1612KV18, and CY7C1614KV18 are 1.8-V synchronous pipelined SRAMs, equipped with QDR II architecture. QDR II 架构包含两个分立的端口:即用于访问内存阵列的读端口和写端口。读端口有专用的数据输出来支持读操作,写端口则有专用的数据输入来支持写操作。QDR II architecture has separate data inputs and data outputs to completely eliminate the need to ‘turn around’ the data bus that exists with common I/O devices.