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CY7C2663KV18, CY7C2665KV18: 144-Mbit QDR® II+ SRAM Four-Word Burst Architecture (2.5 Cycle Read Latency) with ODT | 赛普拉斯半导体

CY7C2663KV18, CY7C2665KV18: 144-Mbit QDR® II+ SRAM Four-Word Burst Architecture (2.5 Cycle Read Latency) with ODT

最近更新: 
2017 年 11 月 27 日
版本: 
*Q

144-Mbit QDR® II+ SRAM Four-Word Burst Architecture (2.5 Cycle Read Latency) with ODT

特性

  • 分立的独立读和写数据端口
  • 550 MHz 时钟实现高带宽
  • 4 字突发降低地址总线频率
  • 读和写端口均为双倍数据速率 (DDR) 接口(数据传输速率 1100 MHz),工作频率 550 MHz
  • 可提供 2.5 时钟周期延迟
  • 两个输入时钟(K 和 K)用于精确 DDR 定时
  • Echo clocks (CQ and CQ) simplify data capture in high-speed systems
  • 数据有效引脚 (QVLD) 表示输出上的有效数据
  • On-die termination (ODT) feature
  • 如需更多信息,请参阅 PDF 文档
     

功能描述

The CY7C2663KV18, and CY7C2665KV18 are 1.8 V synchronous pipelined SRAMs, equipped with QDR II+ architecture. 与 QDR II 架构类似,QDR II+ 架构也包含两个分立的端口:the read port and the write port to  access the memory array. 读端口有专用的数据输出来支持读操作,写端口则有专用的数据输入来支持写操作。