CY7C1370DV25-167AXI | 赛普拉斯半导体

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CY7C1370DV25-167AXI
Status: 废弃

CY7C1370DV25-167AXI

架构NoBL, Pipeline
合格汽车
密度 (Kb)18432
Density (Mb)18
频率 (MHz)167
最高工作温度 (°C)85
Max. Operating VCCQ (V)2.60
最高工作电压 (V)2.63
最低工作温度 (°C)-40
Min. Operating VCCQ (V)2.40
最低工作电压 (V)2.38
组织 (X x Y)512Kb x 36
Tape & Reel
温度分类工业

Pricing & Inventory Availability

1-9 unit Price* 10-24 unit Price* 25-99 unit Price* 100-249 unit Price* 250-999 unit Price* 1000+ unit Price*
$32.63 $29.11 $26.99 $24.87 $23.99 $22.93
Availability Quantity Ships In Buy from Cypress Buy from Distributors
Out of Stock 0 Please click here to check lead times

Packaging/Ordering

工具包
No. of Pins
100
Package Dimensions
551 L x 1.4 H x 787 W (Mils)
Package Weight
913.01 (mgs)
Package Cross Section Drawing
Package Carrier
TRAY
Package Carrier Drawing / Orientation
Standard Pack Quantity
72
Minimum Order Quantity (MOQ)
72
Order Increment
72
Estimated Lead Time (days)
119
HTS Code
8542.32.0041
ECCN
(B.2.A.)
ECCN Suball
3A991

Quality and RoHS

Moisture Sensitivity Level (MSL)
3
Peak Reflow Temp. (°C)
符合有害物质限制 (RoHS) 标准
无铅
Lead/Ball Finish
Ni/Pd/Au

技术文档

应用笔记 (3)

产品变更通知 (PCN) (5)

2020 年 5 月 8 日
Notice of plan to transfer package manufacturing from Cypress Philippines to Jiangsu Changjiang Electronics Technology Co., Ltd. (JCET).
2018 年 5 月 27 日
Qualification of KYOCERA KE-G3000DA Green Mold Compound for 44/64/100/128 lead Pb-free TQFP packages assembled at Cypress Manufacturing Limited (CML)
2018 年 5 月 27 日
Shipping Label Upgrade
2018 年 5 月 27 日
Correction to Affected Devices in PCN#071577: Qualification of 0.9-mil Au wire diameter for CCD and MID devices assembled at CML
2018 年 5 月 27 日
Qualification of 0.9-mil Au wire diameter for CCD and MID devices assembled at CML

Product Information Notice (PIN) (1)

2017 年 10 月 25 日
Qualification of Kyocera Green Mold Compound: Information-Only Announcement

Product Termination Notice (PTN) (1)

2017 年 10 月 30 日
November 2010 Product Obsolescence Notification

Verilog (2)

2010 年 11 月 22 日
2010 年 11 月 22 日

IBIS (2)

2010 年 11 月 22 日
2010 年 11 月 22 日

VHDL (2)

2008 年 11 月 13 日
2008 年 11 月 13 日

BSDL (2)

2008 年 11 月 13 日
2008 年 11 月 13 日